一款39.5毫瓦、3GS/s、16位的DAC，具備故障抑制功能以及用于射頻直接采樣的轉換加速技術
《AEU - International Journal of Electronics and Communications》：A 39.5 mW, 3GS/s 16-bit DAC with glitch suppression and conversion-accelerated techniques for RF direct sampling
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時間：2026年03月02日
來源：AEU - International Journal of Electronics and Communications 3.2
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功率高效型16位混合DAC設計與實現采用GI-DDS結構和雙通道插值技術，在3GS/s采樣率下實現81.84dB SFDR和84.36dB IMD3，功耗僅39.46mW，65nm CMOS工藝實現1.41mm2芯片面積。
董思萬|劉少華|丁雷生|李翔
西安郵電大學電子工程學院，中國西安710121
摘要
本文提出了一種用于射頻直接采樣系統的低功耗混合式數模轉換器（DAC）。通過采用抗毛刺的直接數據合成器（GI-DDS）結構和提出的雙通道插值技術，DAC的速度提高了四倍，同時顯著降低了數字部分的功耗。此外，還實現了低功耗開關毛刺補償（LP-SGC）和毛刺減少網絡（GRN），以最小化開關引起的毛刺，從而在整個轉換過程中保持出色的動態性能。在標準的65納米CMOS工藝中驗證，所提出的DAC僅占用1.41平方毫米的芯片面積。在3GS/s的采樣率和2.5伏的電源電壓下運行時，它實現了81.84分貝的無雜散動態范圍（SFDR）和84.36分貝的三階互調失真（IMD3），功耗僅為39.46毫瓦，顯示出高速射頻發射系統的競爭力。
引言
作為射頻直接采樣系統中的關鍵組件，數模轉換器（DAC）的性能直接決定了通信系統的整體傳輸質量[1]、[2]、[3]、[4]、[5]。在涉及高數據率和超寬帶（UWB）傳輸的復雜場景中，這一點尤為重要[6]、[7]、[8]。這一趨勢導致了對高速和高精度DAC的需求不斷增加[9]、[10]、[11]。通過結合各種DAC結構的優點，混合架構能夠很好地滿足這些需求。然而，更高的速度通常會帶來較大的功耗負擔，時序挑戰也嚴重限制了整體性能[12]。
為了減輕這些非理想因素的影響，最近的研究引入了動態元件匹配（DEM），通過隨機選擇電流源（CS）將諧波能量分散到噪聲底噪中，從而減輕隨機不匹配對DAC性能的影響。然而，這會增加噪聲底噪本身[13]、[14]。同時，[10]中的工作采用了仔細的布局設計技術，顯著減少了由工藝變化和布局環境差異引起的梯度誤差。然而，這種方法需要額外的面積，且不改善架構的性能限制。隨后，[15]、[16]、[17]中采用了前景和背景校準來糾正電流源誤差，從而顯著提高了動態范圍。盡管如此，這增加了電路復雜性，并消耗了大量的功率和時間。
DAC的輸出容易受到輸入代碼轉換引起的開關毛刺的影響，這會降低無雜散動態范圍（SFDR）。為了解決這個問題，最近的研究[18]采用了毛刺補償技術來有效減少代碼依賴的毛刺對DAC性能的影響。然而，這需要使用額外的互補開關，從而增加了面積和功耗開銷。
DAC的數據轉換率不斷提高，對數字接口造成了較大的時序負擔，單通道DAC架構已不再適用于現代高速系統。為了解決這個問題，[19]、[20]、[21]、[22]采用了時間交錯DAC（TI-DAC）技術。通過并行操作多個通道，這種方法有效地降低了數字部分所需的數據轉換率。此外，它還允許并行集成成熟的工藝節點，從而提高整體性能。然而，TI-DAC的動態性能極易受到通道不匹配的影響[23]、[24]。糾正這些不匹配需要復雜的前景或背景校準方案。這不僅顯著增加了數字電路的面積和功耗，還大大增加了整個系統設計的復雜性。此外，高速模擬信號組合網絡的設計具有挑戰性，因為它們容易引入寄生效應和信號耦合，從而降低性能。
在之前工作的基礎上，DAC的性能已在多個維度上得到了提升，然而，同時實現高速度和低功耗仍然是一個重大挑戰。本文將數據合成器與插值架構集成在一起，有效地提高了轉換率，同時保持了低功耗。此外，為了確保性能的穩健性，所提出的DAC結合了低功耗開關毛刺補償（LP-SGC）和毛刺減少網絡（GRN）技術來減少開關瞬態引起的毛刺能量。同時，采用了分段動態元件匹配（SD-DEM）技術和隨機移位機制來減輕電流源不匹配，從而系統地提高了DAC的性能。
本文的其余部分組織如下：第2節介紹了所提出的16位3GS/s混合DAC的關鍵電路模塊的工作原理和技術實現，包括抗毛刺的直接數據合成器（GI-DDS）和兩階段插值技術。第3節描述了我們的兩種毛刺抑制結構LP-SGC和GRN的工作原理，以及它們的設計和實現相關考慮。第4節報告了仿真結果和比較。第5節得出了結論。
部分摘錄
16位混合DAC的電路架構
圖1顯示了所提出的16位3GS/s DAC的框圖，該DAC采用了GI-DDS、雙通道插值和毛刺補償技術，以實現更低的功耗和LVDS帶寬需求。兩個16位并行輸入數字信號通道：Din1 < 15:0> 和 Din0 < 15:0> 具有180°的相位差，在經過GI-DDS加速后傳輸到解碼模塊。為了平衡性能和面積，DAC被劃分為4位最高有效位（MSB）和3位中間位
毛刺生成機制
在所提出的數據加速DAC中，時序錯誤主要來源于兩個插值信號路徑之間的相位不匹配和開關驅動強度的變化。這些錯誤會在差分電路中引起異步開關，進而產生顯著的時序抖動。在嚴重的情況下，會導致代碼錯誤，從而扭曲輸出信號，降低DAC的轉換精度和整體輸出保真度。
仿真結果和比較
所提出的16位低功耗DAC是在標準的65納米CMOS工藝中實現的。布局如圖10所示，尺寸為1238微米×1140微米，占用面積為1.41平方毫米。此外，從布局中可以清楚地看到，偏置電路占據了大部分總面積。
在2.5伏的模擬電源電壓和1.2伏的數字電源電壓下，以3GS/s的采樣率進行仿真，以展示我們提出的16位DAC的時域響應。
結論
本文提出了一種在65納米CMOS工藝中實現的低功耗、16位轉換加速DAC。為了提高功耗效率和動態性能，引入了GI-DDS和雙通道插值技術，這些技術降低了數字部分的數據轉換速度，減輕了嚴格的時序約束，同時降低了功耗。同時，伴隨的LP-SCG和GRN技術引入了兩個方向相反的毛刺，使它們相互抵消，從而減少了
CRediT作者貢獻聲明
董思萬：撰寫——原始草稿，軟件開發，研究調查，資金獲取，正式分析，概念化。劉少華：撰寫——原始草稿，數據管理。丁雷生：數據管理。李翔：軟件開發。
利益沖突聲明
作者聲明他們沒有已知的財務利益或個人關系可能影響本文報告的工作。
致謝
本工作得到了陜西省教育廳（項目編號：23JY074）和國家自然科學基金（項目編號：61804124）資助的科學研究計劃的支持。
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